目的 我们想要获取到代码仓库中分支“a” 中的文件到本地，我了解到有三种方法。 方法一：直接获取 *首先新建个文件夹，右键打开Git Bash *在Git Bash中直接输入...
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Git如何拉取指定远程分支 -
VLSI基本术语和设计概述
IC（Integrated Circuit，集成电路）是电子元件，它将大量微小的电子器件（大部分是晶体管）放在一块半导体材料上（通常是硅）集成并互连在一起。许多这样的电路在一...
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布图前后的STA
在成功综合之后，必须对所得的网表进行静态时序分析以检查时序违例，时序违例可包含建立和/保持时间违例。 综合设计的重点在于最大化建立时间，因此会遇到非常少的建立时间违例（如果存...
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周六休息
今天周六，休息。 早上睡到了十点，然后玩了一会秦时明月手游，感慨还是氪金大佬厉害。 下午准备做点工作，由于不在学校，所以托朋友开了teamviewer，结果网络老是有问题，然...
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PT时序分析命令
本节有选择地简要描述用于进行STA的PT命令，对于指令的用法，可以在命令行中使用man命令查询。 set_disable_timing：这个命令的应用包括禁止一个单元的时序弧...
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PRIMETIME基础
PrimeTime（PT）是Synopsys的签收品质（sign-off quality）的静态时序分析工具。静态时序分析（STA）无疑是设计流程中最重要的一步，它决定了设计...
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SDF生成——为动态时序仿真
标准延迟格式或SDF包括设计中所有单元的时序信息，它为仿真门级网表提供时序信息。 1 SDF文件 SDF文件包括设计中每个单元的时序信息，基本的时序数据由以下几部分组成： —...
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修正保持时间违例
几乎每一个设计都会经历修正保持时间违例的过程，尤其是对较快的工艺。大多数设计人员以紧约束进行综合设计以最大化建立时间，所得的结果是一快速逻辑，其数据相对于时钟较快地到达触发器...
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数字后端之布图简介有了正确和优化的网表，用户可以用布图工具将设计转化为它的物理形式。虽然布图是一个复杂的过程，但可归纳为如下三个基本步骤： ——布图规划 ——时钟树插入 ——布线 1 布图规划...
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数字集成电路时钟网络优化和面积优化
1. 优化时钟网络 优化时钟网络是最难执行的操作之一。这是由于当我们向下进入VDSM（超深亚微米）工艺时，金属电阻急剧增加，从而引起由时钟引脚输入到寄存器的巨大延迟。当不需要...
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数字集成电路布图前准备
综合工具和布局布线（Place&Route）工具（布图工具）之间存在明确定义的接口，Synopsys称这个接口为Links to Layout或LTL。几乎所有的设计都需要L...
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数字集成电路设计空间探索和编译策略
在理想情况下，将满足所有时序要求，并且占有面积最小的综合后的设计视为是完全优化的。 1 设计空间探索 分析设计速度和面积，并以最小的面积取得最快的逻辑过程被称为设计空间探索。...
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时钟描述和综合实例
1. 时钟问题 在任何设计中，综合的最关键部分是时钟的描述，总是有关于布图前后定义的问题。 过去传统上在时钟源旁放置大的缓冲器以驱动整个时钟网络。在版图中使用粗时钟主干以获得...
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Synopsys设计约束1. 设计约束 上一节描述了设计环境的约束： https://mp.weixin.qq.com/s?__biz=Mzg4OTIwNzE4Mg==&mid=2247483754...
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Synopsys设计环境约束本节和下一节将讨论设计环境及其约束的过程，描述了各种广为使用的DC命令和其他可用于综合复杂ASIC设计的约束。请注意介绍的是最常用的选项，建议参考DC使用手册以查询特定命令的...
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我写的文章有人收了
今天很开心，我写的一篇文章有人私信我，说我的文章很温暖，问我可不可以转载，我很开心，我就答应了。虽然稿费很少，但也是对我莫大的鼓励。 还有就是我写的一首小诗被八个专题收了。我...
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我曾把贝转成了钻
那是我刚来简书的时候，怕写的不好，总是一直在浏览主页推荐的文章，有的文章就好几百个钻，有的文章只有零点零几个钻，我看了好多别人写的文章，大概十天左右，终于明白了钻和贝是怎么回...
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HDL逻辑推断
高层次描述语言（HDL）如VHDL和Verilog是综合的前端。HDL设计允许用工艺无关的方式来表示。然而，不是所有的HDL结构都能被综合，不仅如此，也不是所有的HDL代码都...